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天下初次!3nm胜利流片!
公布人:客服   宣布日期:2018-03-13 04-27-05

2018 年 3 月 1 日,纳米电子取数字手艺研发立异中央 imec 取楷登电子(美国 Cadence 公司)昔日结合公布,得益于双方的临时深切协作,业界尾款 3nm 测试芯片胜利流片。该项目接纳极紫外光刻(EUV)手艺,193 淹没式(193i)光刻技术设计划定规矩,和 Cadence® Innovus™ 设想实现体系和 Genus™ 综合解决方案,旨在实现更加先辈的 3nm 芯片设想。Imec 为测试芯片挑选了业界通用的 64-bit CPU,并接纳定制 3nm 尺度单位库及 TRIM 金属的流程,将绕线的中央间距收缩至 21nm。Cadence 取 imec 联袂助力 3nm 造程工艺流程的完好考证,为新一代设想立异保驾护航。

Cadence Innovus 设想实现体系是大规模的并行物理实现体系,资助工程师托付下质量设想,正在知足功耗、机能和面积(PPA)目的的同时收缩产物上市工夫。Cadence Genus 综合解决方案是新一代下容量 RTL 综合及物理综合引擎,知足最新 FinFET 工艺的节点需求,并将 RTL 设想效力进步达 10 倍。

项目时期,EUV 手艺及 193i 光刻划定规矩皆经由测试,以知足所需分辨率;并正在两种差别的图案化假定下对照了 PPA 目的。

“跟着芯片造程工艺深切到 3nm 节点,互连参数显得越发要害,“imec 半导体手艺取体系事业部实行副总裁 An Steegan 示意。”我们正在测试芯片上投入了大量精神,助力互连参数的可测量和优化,和 3nm 造程工艺的考证。同时,Cadence 数字解决方案也让 3nm 工艺的实现万事俱备。Cadence 完善集成的工作流让该解决方案的采用越发简朴,资助我们的工程设计团队正在开辟 3nm 划定规矩集的时刻连结高效。”

“Imec 抢先的基础设施让消费前立异抢先于业界需求成为能够,是 EDA 行业的要害合作伙伴,“ Cadence 公司环球副总裁兼数字取签核事业部总经理Chin-chi Teng博士示意。“我们取 imec 的协作正在 2015 年景功流片业界尾款 5nm 芯片的基础上继承深化,此次 3nm 测试芯片的胜利流片标记着全新的里程碑,继承引领将来先辈节点挪动设想范畴的厘革。”

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